Delay-Locked Loop

定义 Definition

Delay-locked loop（DLL，延迟锁定环）是一种反馈控制电路/系统，用来自动调节一串可变延迟单元，使输出信号与参考信号在时间上对齐（锁定到目标延迟或相位对齐的等效状态）。它常用于时钟对齐、去偏斜（deskew）、时钟倍频/分相、DDR内存接口等场景。除“延迟锁定环”外，该术语在不同语境下也可能被更宽泛地用来指“基于延迟链校准的锁相结构”。

发音 Pronunciation (IPA)

/dɪˈleɪ lɒkt luːp/ (UK), /dɪˈleɪ lɑːkt luːp/ (US)

例句 Examples

A delay-locked loop aligns the output clock with the input reference.
延迟锁定环会把输出时钟与输入参考信号对齐。

In high-speed memory interfaces, a DLL can compensate for process and temperature variations to reduce clock skew across the chip.
在高速内存接口中，DLL可以补偿工艺与温度变化，从而减小芯片各处的时钟偏斜。

词源 Etymology

该短语由三部分组成：delay（延迟）+ locked（锁定的）+ loop（环路/反馈回路）。含义直观：通过一个“环路”式的反馈控制，把系统“锁定”在所需的延迟值上。术语在高速数字与混合信号电路发展过程中普及，用于区别于以频率/相位为核心的 phase-locked loop（PLL，锁相环）。

相关词 Related Words

• Phase-Locked Loop
• Clock Skew
• Delay Line
• Jitter
• Deskew
• Feedback
• Timing
• Clock Recovery

文献与作品 Notable Works

• CMOS Mixed-Signal Circuit Design（书中在时钟生成/校准章节常讨论DLL用于去偏斜与分相）
• High-Speed Digital Design: A Handbook of Black Magic（涉及高速时序问题时常提及DLL/相关对齐方法）
• WCDMA for UMTS（及相关通信硬件实现材料中常出现DLL作为定时/同步结构的一种）
• IEEE Journal / Conference papers（大量高速I/O、DDR、CDR相关论文标题或正文中频繁出现“delay-locked loop / DLL”术语）